EPM7128AETC100-10N MAX7000A EPM7128 CPLD Thiết bị logic có thể lập trình phức hợp
EPM7128AETC100-10N
,MAX7000A EPM7128
,Thiết bị logic có thể lập trình phức hợp CPLD
EPM7128AETC100-10N MAX7000A Mạch tích hợp (IC) EPM7128 CPLD (Thiết bị logic có thể lập trình phức tạp)
EPM7128AETC100-10N MAX7000A Mạch tích hợp (IC) EPM7128 CPLD (Thiết bị logic có thể lập trình phức tạp)
IC CPLD 128MC 10NS 100TQFP
Sự chỉ rõ:
Một phần số | EPM7128AETC100-10N |
Loại
|
Mạch tích hợp (IC)
|
Được nhúng - CPLD (Thiết bị logic có thể lập trình phức tạp)
|
|
Hàng loạt
|
MAX7000A
|
Bưu kiện
|
Cái mâm
|
Trạng thái bộ phận
|
Lỗi thời
|
Loại có thể lập trình
|
Trong hệ thống có thể lập trình
|
Thời gian trễ tpd (1) Max
|
10 ns
|
Cung cấp điện áp - Nội bộ
|
3V ~ 3.6V
|
Số lượng phần tử logic / khối
|
số 8
|
Số lượng Macrocell
|
128
|
Số cổng
|
2500
|
Số lượng I / O
|
84
|
Nhiệt độ hoạt động
|
0 ° C ~ 70 ° C (TA)
|
Kiểu lắp
|
Bề mặt gắn kết
|
Gói / Trường hợp
|
100-TQFP
|
Gói thiết bị của nhà cung cấp
|
100-TQFP (14x14)
|
Số sản phẩm cơ bản
|
EPM7128
|
Kiến trúc MAX 7000A bao gồm các yếu tố sau:
Khối mảng logic (LAB)
Macrocells
Mở rộng điều khoản sản phẩm (có thể chia sẻ và song song)
Mảng kết nối có thể lập trình
Khối điều khiển I / O Kiến trúc MAX 7000A bao gồm bốn đầu vào chuyên dụng có thể được sử dụng làm đầu vào mục đích chung hoặc làm tín hiệu điều khiển toàn cầu, tốc độ cao (tín hiệu cho phép đồng hồ, rõ ràng và hai đầu ra) cho mỗi macrocell và chân I / O .
Mô tả chung:
Thiết bị MAX 7000A (bao gồm MAX 7000AE) là thiết bị có mật độ cao, hiệu suất cao dựa trên kiến trúc MAX thế hệ thứ hai của Altera.Được chế tạo bằng công nghệ CMOS tiên tiến, các thiết bị EEPROMbased MAX 7000A hoạt động với điện áp cung cấp 3,3 V và cung cấp 600 đến 10.000 cổng có thể sử dụng, ISP, độ trễ chân cắm nhanh tới 4,5 ns và tốc độ bộ đếm lên đến 227,3 MHz.Các thiết bị MAX 7000A ở các cấp tốc độ -4, -5, -6, -7 và một số -10 tương thích với các yêu cầu về thời gian cho hoạt động 33 MHz của Đặc điểm kỹ thuật Bus cục bộ PCI của Nhóm Sở thích Đặc biệt (PCI SIG).
Đặc trưng:
Thiết bị logic lập trình dựa trên EEPROM 3.3-V hiệu suất cao (PLD) được xây dựng trên kiến trúc Multiple Array MatriX (MAX®) thế hệ thứ hai (xem Bảng 1)
Khả năng lập trình trong hệ thống (ISP) 3.3-V thông qua IEEE Std tích hợp sẵn.1149.1 Giao diện Nhóm Hành động Kiểm tra Chung (JTAG) với khả năng khóa pin nâng cao - Mạch khả năng lập trình trong hệ thống (ISP) của thiết bị MAX 7000AE tuân thủ IEEE Std.1532 - Mạch ISP của thiết bị EPM7128A và EPM7256A tương thích với IEEE Std.1532
Mạch kiểm tra quét ranh giới (BST) tích hợp phù hợp với IEEE Std.1149,1
Hỗ trợ ngôn ngữ lập trình và kiểm tra chuẩn Jam JEDEC (STAPL) JESD-71
Các tính năng ISP nâng cao - Thuật toán ISP nâng cao để lập trình nhanh hơn (không bao gồm các thiết bị EPM7128A và EPM7256A) - ISP_Done bit để đảm bảo lập trình hoàn chỉnh (không bao gồm các thiết bị EPM7128A và EPM7256A) - Điện trở kéo trên các chân I / O trong quá trình lập trình trong hệ thống
Tương thích với pin với các thiết bị 5.0-V MAX 7000S phổ biến
PLD mật độ cao từ 600 đến 10.000 cổng có thể sử dụng
Phạm vi nhiệt độ mở rộng.
Thêm hoa văn:
Độ trễ logic 4,5-ns-pin-to-pin với tần số bộ đếm lên đến 227,3 MHz
Giao diện MultiVoltTM I / O cho phép lõi thiết bị chạy ở 3,3 V, trong khi các chân I / O tương thích với các mức logic 5.0-V, 3.3-V và 2.5-V
Số lượng pin dao động từ 44 đến 256 trong nhiều loại gói phẳng quad mỏng (TQFP), gói phẳng quad bằng nhựa (PQFP), mảng lưới bóng (BGA), tiết kiệm khoảng trắng FineLine BGATM và gói mang chip J-chì bằng nhựa (PLCC) .Hỗ trợ tính năng tiếp thị nóng trong các thiết bị MAX 7000AE
Cấu trúc định tuyến liên tục mảng liên kết có thể lập trình (PIA) cho hiệu suất nhanh, có thể đoán trước
Tương thích với PCI
Kiến trúc thân thiện với xe buýt, bao gồm điều khiển tốc độ quay có thể lập trình
Tùy chọn đầu ra thoát nước mở
Thanh ghi macrocell có thể lập trình với các điều khiển kích hoạt đồng hồ rõ ràng, đặt trước, đồng hồ và đồng hồ riêng lẻ
Trạng thái bật nguồn có thể lập trình cho thanh ghi macrocell trong thiết bị MAX 7000AE
Chế độ tiết kiệm năng lượng có thể lập trình để giảm 50% điện năng trở lên trong mỗi ô macro
Phân phối thời hạn sản phẩm mở rộng có thể định cấu hình, cho phép tối đa 32 điều khoản sản phẩm trên mỗi macrocell
Bit bảo mật có thể lập trình để bảo vệ các thiết kế độc quyền
6 đến 10 pin hoặc đầu ra theo hướng logic cho phép các tín hiệu
Hai tín hiệu đồng hồ toàn cầu với đảo ngược tùy chọn
Tài nguyên kết nối nâng cao để cải thiện khả năng định tuyến
Thời gian thiết lập đầu vào nhanh chóng được cung cấp bởi một đường dẫn chuyên dụng từ chân I / O đến thanh ghi macrocell
Điều khiển tốc độ quay đầu ra có thể lập trình
Chân nối đất có thể lập trình
Hỗ trợ thiết kế phần mềm và địa điểm và tuyến đường tự động được cung cấp bởi hệ thống phát triển của Altera cho PC chạy Windows và Sun SPARCstation, và máy trạm HP 9000 Series 700/800 Hỗ trợ mục nhập thiết kế bổ sung và hỗ trợ mô phỏng được cung cấp bởi EDIF 2 0 0 và 3 0 0 tệp netlist , thư viện các mô-đun được tham số hóa (LPM), Verilog HDL, VHDL và các giao diện khác với các công cụ EDA phổ biến của các nhà sản xuất như Cadence, Exemplar Logic, Mentor Graphics, OrCAD, Synopsys, Synparies, và hỗ trợ Lập trình VeriBest với Đơn vị Lập trình Chính của Altera (MPU ), Cáp truyền thông nối tiếp đa năng / bus nối tiếp MasterBlasterTM, cáp tải xuống cổng song song ByteBlasterMVTM và cáp tải xuống nối tiếp BitBlasterTM, cũng như phần cứng lập trình từ các nhà sản xuất bên thứ ba và bất kỳ Tệp JamTM STAPL nào (.jam), Jam Byte-Code File (.jbc), hoặc Serial Vector Format File- (.svf) có khả năng kiểm tra trong mạch.
MAX7000A Thông tin đặt hàng:
EPM7032AE
EPM7064AE
EPM7128AE
EPM7256AE
EPM7512AE